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信号完整性对EDA工具的挑战

来源:龙人计算机研究所 作者:站长 时间:2006-12-12 11:26:12

 

                            信号完整性对EDA工具的挑

自从1958年研制成功第一块集成电路以来,经过40多年,集成电路的特征尺寸先后从最初的10μm缩小到5μm、1μm、0.5μm,1997前后进入深亚微米阶段(DSM),并向超深亚微米(VDSM)和纳米级推进。目前,DSM工艺和VDSM工艺已经成为当前主流生产技术,然而飞速发展的工艺技术给我们带来巨大利益的同时,也使IC设计的复杂度日益增加,IC设计正面临着信号完整性问题这一前所未有的挑战,与此相关,如何有效地分析信号完整性成为EDA工具的瓶颈。

信号完整性概念

在介绍信号完整性概念前,我们先看一个在IC中常见的简单电路,如图1(a)所示,该电路为端接逻辑门两根互连线系统。在通常的情况下,电路设计师一般认为两根互连线的信号互不干扰,信号都能按理想的情况传送到输出端。然而进入VDSM阶段后,如果继续按照前面的思想进行IC设计,则设计出的芯片往往会出现功能紊乱、指标降低或者成品率极低的问题。事实上,我们在VDSM条件下用EDA工具对该电路进行仿真,并假设互连线1传送频率为1GHz的周期信号,而互连线2保持静态(即0电位),结果在图中的C节点和D节点得到的波形如图1(b)所示。该结果也许会使我们大吃一惊,它与想象中的结果差异很大。从图中可以发现,互连线2明显受到了互连线1的干扰,从而导致在互连线2上出现了噪声电压,严重时将使反相器等逻辑门产生错误的翻转,从而导致逻辑错误问题。这种情况的出现我们就称之为信号完整性问题。


图1 一个简单的电路

信号完整性(Signal Integrity)顾名思义是指信号通过传播路径后能否保持完整性,其较精确的定义是指信号在电路中以正确的时序和电压做出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达输出端,则该电路具有较好的信号完整性。反之,当信号不能正常响应时,就出现了信号完整性问题。在集成电路发展初期,由于电路工作频率较低,制造工艺较简单,IC设计具有成品率高、设计流程相对简单的特点,因此远未受到信号完整性问题的困扰。随着IC制造工艺的飞速发展,特别是进入VDSM工艺后,器件及金属互连线尺寸及间距的迅速缩小,给IC设计带来了一系列影响——互连线电阻的增大,线间耦合电容和耦合电感作用的增强,高的电流密度及更低的电源电压等,这些因素直接作用的结果即引发严重的信号完整性问题,从而导致IC性能变差,功能紊乱,成品率和可靠性显著降低的恶果。

IC中信号完整性问题

IC发展进入VDSM阶段后,由互连线引起的互连效应(主要包括串扰和时延)、IRdrop、电迁移成为影响信号完整性的主导因素,这些因素相互作用,构成了对IC设计的巨大挑战。

互连效应

互连效应包括的范围较为广,通常包括串扰、时延、反射、过冲、下冲等,而这些因素又相互影响,交叉发生作用,例如在串扰电压分析中,出现的过冲和下冲就是一个很好的例子(见后面的分析)。本文就IC中最主要的串扰和时延的影响进行讨论。

串扰

一个信号在传输通道上(通常称为干扰线,Aggressor Line)传输时,因电磁耦合而对相邻的互连线产生影响,被干扰线(Victim Line)表现为被注入了一定的耦合电压和耦合电流,这就是串扰。一般来说,串扰是通过两种途径产生的:电容耦合、电感耦合。电容耦合是由于干扰源上的电压变化在被干扰对象上引起感应电流从而导致的电磁干扰,而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。在早期IC设计中,串扰分析通常只考虑电容耦合的作用,但进入VDSM后,互连线尺寸和间距的大幅度减少,耦合电感引起的串扰起着越来越不可忽视的作用,甚至超过了耦合电容引起的串扰。

前面图1介绍的情况即是耦合作用引起的串扰的结果。下面以图2所示的三根线系统为例,继续说明几种典型的影响串扰的情况,仿真所采用软件为Synopsys公司的HSPICE。


图2 三根线系统

1.电流流向对串扰的影响。 串扰是与方向有关的,这里我们做了两种情况的信号仿真来分析。第一种情况是干扰线1和干扰线2电流流向相同,第二种情况是干扰线1和干扰线2电流流向相反,并假设干扰线的信号频率均为1GHz。图3给出了近端(节点C)和远端(节点D)的串扰波形。


图3 电流方向对串扰的影响

从上图3中可以发现,电流同向时远端串扰大于电流反向的远端串扰,但对于近端情况却恰恰相反。同时,无论是电流反向还是电流同向,远端串扰都远远大于近端串扰,因此在设计中需要综合考虑这些因素。

2.互连线间距和长度对串扰大小的影响。 在假设三根互连线具有相同长度和间距的条件下,我们通过长度和间距来分别分析串扰的变化。表1和表2给出了不同长度和间距并且电流为同向时,干扰线远端和近端串扰的峰值。

由表可知,串扰电压的大小与两线的间距成反比,而与两线的平行长度成正比。在实际IC设计中进行布线时,当布线空间较小或布线密度较大时,应慎重对待信号线之间的串扰问题,因为高频信号线对与其相邻的信号线的串扰可能会导致门级的误触发,而这样的问题在电路调试的过程中是很难被轻易发现并妥善解决的。因此,在布线资源允许的条件下,应尽可能地拉开线间距并减小两根或多根信号线的平行长度,这样可以有效地抑制串扰。

3.干扰源信号频率及上升时间对串扰的影响。 同2情况类似,我们改变信号的频率和上升时间来分析串扰的变化。表3给出了在不同信号频率下远端和近端串扰的峰值变化。图4则给出了在信号频率为1GHz时不同上升时间(从0.01nS至0.2nS)的串扰波形图。

由表3可见,在IC中,信号频率对串扰有着很大影响,并随着信号频率的增加,串扰也相应变大。同时在图4中可以知道,信号的上升/下降时间或边沿变化(上升沿和下降沿)对串扰的影响也很大,边沿变化越快,串扰越大。由于在VDSM IC设计中,具有快速上升时间的器件应用越来越广泛,因此对于这类器件,即使其信号频率不高,在布线时也应认真对待以防止过大的串扰产生。


图4 不同上升时间时远端和近端的串扰波形

时延

在IC中,信号的延迟分两类:门延迟和互连线延迟。门延迟随器件特征尺寸的缩小而不断减小,而互连线延迟却相应增加。进入VDSM工艺后,互连线的延迟超过门延迟而成为主导IC时延的主要因素。在VDSM IC中,互连延迟直接决定了时钟频率的上限,而时钟频率决定了芯片的总体性能(周期时间、存取时间、每秒执行的指令),因为不论芯片的开关速度有多快,晶体管在改变状态之前必须等待下一个时钟周期的到来。因此,对互连线延迟的分析在VDSM IC电路设计中具有十分重要的意义。

互连延迟的产生主要有两个方面:一是因为电路时钟频率的提升,信号的波长进入毫米或者微米级,从而可以与互连线长度相比拟,因此信号通过一定长度的连线需要消耗几个周期的时间,从而产生时延,该时延称为传播时延。二是由于互连线间的电容耦合和电感耦合作用而产生延迟,称做串扰延迟(Crosstalk-Induced Delay)。电容和电感耦合作用的结果不仅在被干扰线上产生前面所介绍的串扰电压,而且还会导致被干扰线的延迟增加。这从下面的例子可以体现出来,它同时也说明互连效应的各种方面是相互作用的。

如图5(a)所示的两根线系统中,干扰线和被干扰线上的信号分别朝着相反的方向变化。当两线之间不存在电容和电感耦合作用的时候,很明显被干扰线上的信号将如图(b)中虚线所示,即仅仅产生传播时延,同时信号不会失真。但是实际电路中,两线间往往存在耦合电容Cc和耦合电感M的作用,因此被干扰线上的信号产生失真,并出现一个较大的延时。该延迟就是串扰延迟,它可能导致时序不收敛问题。


图5 串扰时延示意图

因此,为了有效地仿真和分析互连效应引起的信号完整性问题,我们需要在EDA软件中建立精确的互连线模型。而遗憾的是,虽然EDA工具已日趋成熟,但我们仍缺乏高精度而又高效率的互连模型及互连线网快速模拟算法。

电压降IRdrop

IRdrop是指出现在IC中电源和地网络上电压下降的一种现象。IC通常会假设在芯片内的电源为理想电源,它能在瞬间给芯片上的所有门单元(也包括宏单元)提供足够大的电流从而使芯片上的电压保持为统一的值。实际上,由于金属连线的宽度越来越窄,导致它的电阻值上升,所以在整个芯片范围内将存在一定的IRdrop。图6是一个典型的电源/地线网络结构。其中,Vpow是芯片的供电电源,它通过VDD Pad和VSS Pad将芯片工作所需的电压送到芯片内部。电源网络VDD由电阻R11~R14组成,地线网络VSS由R21~R24组成。G1~G4是构成芯片的逻辑单元。为简化计算,以往我们在进行电路设计和分析时,往往会忽略电源/地线网络上的电阻,即假定R11~R14、 R21~R24的电阻值均为零欧姆,从而得出各逻辑单元G1~G4的供电电压均为理想的VDD。同样,地线电压也是理想值VSS。但实际上,电源网络上的电阻是非零的。根据欧姆定律,当有电流I流过电阻R时,就会产生电压降V=IR,这就是IRdrop这一术语的由来。


图6 典型的电源网络

相关研究指出,当IRdrop较小时会引发时延问题,电源网络上5%的IRdrop会使得相关路径上的时延增加15%,这很有可能发生时延不收敛问题。而较大的IRdrop将会导致电路的功能错乱。进行IRdrop分析的重要性由此可见一斑。

但是,目前现有的EDA工具在进行IRdrop分析时存在一个普遍性的问题,即进行时钟树综合时大都以零偏差为目标。在零偏差目标分析中,往往会使得许多晶体管进行同步开关切换。而同步切换对电源网格的影响是非常大的,会导致很大的瞬时IRdrop。此外,为减少路径时延, EDA工具倾向于使各逻辑单元在时钟信号的有效沿到来后的尽可能短的时间内完成逻辑切换,这就使芯片中的大多数管子都集中工作在时钟信号的有效触发沿处,从而产生很大的IRdrop。因此如何在进行其他分析的同时进行IRdrop分析成为了EDA工具的一大挑战。

电迁移

在金属线中,电流是通过电子的不断流动来传导的。电子在流动中不断地撞击原子,当电流密度达到一定值并持续一定时间后,会使金属原子的位置发生改变,这种现象称之为电迁移。随着深亚微米IC芯片功耗的不断增长以及工作电压的持续降低,信号线和电源/地网络中传送的电流越来越大,与此同时,金属连线的宽度却在不断减小,因而导致金属连线上的电流密度变得越来越大。在VDSM芯片中,最大的电流密度经常会达到甚至超过1毫安/微米,由此而引起的电迁移现象变得越来越严重。

电迁移常常表现在经过一段时间后芯片有时序或功能性的错误。如果芯片中的某一根连线是惟一的,那么当发生电迁移问题以后,会导致整个芯片的功能失效。如果一些连线本来就有冗余设计的考虑,例如电源网络,当发生电迁移问题后,其中的一部分连线会断开,而其他部分的连线就会承受较大的IRdrop问题。如果因为电迁移而导致了线路间的短路,那就是整个芯片的失效。

总 结

在IC设计中如何有效地进行信号完整性分析是EDA工具的一大挑战,也是国际上学术界、工业界研究的热点。就国内EDA技术来说,虽然我国在上世纪80年代中期即组织攻关,90年代初开发了第一个具有自主知识产权的大规模集成电路设计软件包——熊猫CAD软件工具,使我国成为继美、日等国之后能独立开发大型ICCAD软件系统的少数几个国家之一。但毕竟受人力财力投入所限,EDA一直是我国IC产业的软肋。在国际上,EDA市场完全被几家大型公司所垄断,他们分别是Synopsys、Cadence、Mentor和Magma等公司。针对VDSM的信号完整性问题,他们也各自推出了自己的解决方法,例如Synopsys推出的Galaxy Design Platform、Cadence推出的Encounter平台、Magma推出的Blast Chip及Blast Fusion and Blast Noise等,这些工具均适用于VDSM下的信号完整性分析,但同时又存在各自的缺陷。在一个完整的IC设计中,为了达到一次设计成品率高、设计周期短、性能稳定等目的,我们需要综合每个公司工具的优点而不是一个公司的工具来进行设计,这也是一些IC设计公司通常采用的策略。因此,目前的EDA现状告诉我们,对VDSM下信号完整性分析还不完善,我们需要利用不同工具进行设计,缺乏一个强有力的完整的设计工具,同时随着IC设计进入纳米级,信号完整性问题的影响将进一步加剧,由此可见,EDA工具的发展任重而道远。

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